Laguna of Cakel

module main(CLK, START, AN, SEG);
 input CLK;
 input START;
 output [3:0] AN;
 output [7:0] SEG;

 wire [3:0] value_wire;  // 나가는 값을 전송해주는 통로
 wire cclk_wire;    // 클럭을 중계해주는 통로

 mCLK clock(.CLK(CLK), .CCLK(cclk_wire));              // .하위모듈(상위모듈)
 mStop control( .CLK(cclk_wire), .START(START), .VALUE(value_wire), .AN(AN));
 mLed display( .CLK(CLK), .VALUE(value_wire), .SEG(SEG));

endmodule

module mStop(CLK, START, VALUE, AN);
 input CLK;    // 줄어든 클럭을 받습니다.
 input START;   // 시작과 멈추는 신호를 받습니다
 output [3:0] AN;  // 출력할 자릿수를 보냅니다.
 output [3:0] VALUE; // 출력될 값을 받습니다.

 reg [3:0] value_buf; // VALUE 으로 나갈 버퍼를 만듭니다.
 reg [3:0] an_buf;  // AN 으로 나갈 버퍼를 만듭니다.

 always@(posedge CLK)
  begin
   if(START == 1)
    begin

     value_buf = value_buf + 1;

     if(value_buf > 4'b1001)
      begin
       value_buf = 0;
      end
   
     an_buf = 4'b0000;

    end

  end

  assign VALUE = value_buf;
  assign AN = an_buf;

endmodule

module mLed(CLK, VALUE, SEG);
 input CLK;
 input [3:0] VALUE;
 output [7:0] SEG; reg [7:0] seg_buf = 0; // 7-Segment 를 보낼 버퍼를 만듭니다.

 always@(CLK, VALUE)
  begin
   case (VALUE)
     4'b0000 : seg_buf <= 8'b00111111;   // 0
     4'b0001 : seg_buf <= 8'b00000110;   // 1
           4'b0010 : seg_buf <= 8'b01011011;   // 2
           4'b0011 : seg_buf <= 8'b01001111;   // 3
           4'b0100 : seg_buf <= 8'b01100110;   // 4
           4'b0101 : seg_buf <= 8'b01101101;   // 5
           4'b0110 : seg_buf <= 8'b01111101;   // 6
           4'b0111 : seg_buf <= 8'b00000111;   // 7
           4'b1000 : seg_buf <= 8'b01111111;   // 8
           4'b1001 : seg_buf <= 8'b01101111;   // 9
     default : seg_buf <= 8'b00111111;   // 0

   endcase

  end

 assign SEG = seg_buf;

endmodule

module mCLK(CLK, CCLK);
 input CLK;
 output CCLK;

 reg [30:0] cnt;
 reg cclk_buf;

 always@(posedge CLK)
  begin
   cnt = cnt + 1;

   if (cnt == 2000000)
    begin
     cnt = 0;
     cclk_buf = ~cclk_buf;
   
    end  

  end

  assign CCLK = cclk_buf;
 
endmodule

`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////
// Company: Korea Univ
// Engineer: JaeWook Lee
//
// Create Date:    22:13:13 03/24/07
// Design Name:    7-SegTest
// Module Name:    work
// Project Name:  
// Target Device: 
// Tool versions:  xilinx 7.1.04i
// Description:
//
// Dependencies: Nothing
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments: http://cakel.tistory.com
// 교육용으로 자유롭게 쓸수 있습니다.
////////////////////////////////////////////////////////////////////////////////
module work(CLK, START, AN, SEG);
 input CLK;
 input START;
 output [3:0] AN;
 output [7:0] SEG;

 reg [30:0] cnt = 0;   // ?Hz 분주용
 reg start_buf = 0;   // 입력 스위치의 토글을 위한 버퍼
 reg continue = 0;    // 토글을 받아서 계속할찌 안할지 결정
 reg toggle = 0;    // 토글 기존 값저장
 reg c100hz = 0;    // ?Hz 분주되었을때 나갈 스위치
 reg [4:0] value = 0;   // 7-Segment 로 받는 값
 reg [7:0] seg_buf = 0;  // 7-Segment 나갈 값
 reg [3:0] an_buf = 0;  // 4개의 LED 주소값

 always@(posedge CLK)   // 클럭분주
 
  begin
  start_buf <= START;

   if(start_buf == 1'b1)  // 토글용 작동이 잘 안됩니다.
    begin
     toggle = start_buf;
     continue = ~continue;

    end

   if(continue == 1'b1)
    begin
     
     if (cnt == 3000000)  // 100hz 용이 아닙니다.
      begin
       
       cnt <= 0;
        c100hz <= ~c100hz;
     
      end

      else

      begin

      cnt <= cnt + 1;

      end

    end

  end

 always@(posedge c100hz)    // ? Hz가 되었을때

   begin
    an_buf <= 4'b0000;  // 4개의 LED 모두 작동

    if(value >= 10)   // 10보다 크다면
     begin
      value = 0;   // 0으로 바꾼다.
     end

    value = value + 4'b0001; // 값을 1씩 증가합니다.

    case (value)     // 값에 따라 출력할 LED 값 계산
          
     4'b0000 : seg_buf <= 8'b00111111;   // 0
     4'b0001 : seg_buf <= 8'b00000110;   // 1
           4'b0010 : seg_buf <= 8'b01011011;   // 2
           4'b0011 : seg_buf <= 8'b01001111;   // 3
           4'b0100 : seg_buf <= 8'b01100110;   // 4
           4'b0101 : seg_buf <= 8'b01101101;   // 5
           4'b0110 : seg_buf <= 8'b01111101;   // 6
           4'b0111 : seg_buf <= 8'b00000111;   // 7
           4'b1000 : seg_buf <= 8'b01111111;   // 8
           4'b1001 : seg_buf <= 8'b01101111;   // 9
     default : seg_buf <= 8'b00111111;   // 0

         endcase
   end

assign SEG = seg_buf;
assign AN = an_buf;

endmodule

NET "AN<0>"  LOC = "P63";
NET "AN<1>"  LOC = "P47";
NET "AN<2>"  LOC = "P42";
NET "AN<3>"  LOC = "P41";
NET "SEG<0>" LOC = "P58";
NET "SEG<1>" LOC = "P40";
NET "SEG<2>" LOC = "P48";
NET "SEG<3>" LOC = "P59";
NET "SEG<4>" LOC = "P64";
NET "SEG<5>" LOC = "P50";
NET "SEG<6>" LOC = "P43";
NET "SEG<7>" LOC = "P56";
NET "CLK"  LOC = "P88";
NET "START"  LOC = "P75";